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基于FPGA的IRIGBDC码产生电路设计

发布时间:2020-07-21 17:44:06 阅读: 来源:天然气缓蚀剂厂家

摘要:提出了一种IRIG-B(DC)码产生电路的设计方法。采用Altera公司低功耗Cyclone FPGA系列中的EPlC6T144、8段数码管、晶体振荡器和MAX3232E等器件构成硬件电路、使用VHDL语言设计IRIG-B直流时间码的软件。为了设置和观察,使用8段数码管、拨码开关和按键来显示、修改和设置天、时、分、秒等时间信息。仿真和试验结果表明,该设计可以产生标准的IRIG-B(DC)码时间脉冲序列。关键词:IRIG-B(DC)码;FPGA;VHDL

本文引用地址: 在测控系统中,时统信息不仅是各个分系统工作的基础。也是有些分系统进行测控时推算弹道和其他复杂运算必不可少的信息,IRIG-B时间码作为一种重要的时间同步传输的方式,成为时统设备首选的标准码型。IRIG全称Inter-Range Instrumentation Group(靶场间测量仪器组)。IRIG串行时间码,共有6种格式。即IRIG-A、B、D、E、G、H,IRIG-B(DC)码又分为DC和AC码,DC码的接口通常采用TTL接口和RS422(V.11)接口。

1 IRIG-B(DC)码介绍 IRIG-B(DC)码的时帧速率为1帧/s;可传递100信息位,每个信息位宽度10 ms,称为一个码元,每10个码元为l组。每帧有一个高电平宽度8 ms、低电平宽度2 ms的起始码元PR和结束码元P0,PR和P0之间有P1、P2、…,P9标志码元,标志码元之间包含秒、分、时、天和控制功能等信息,码元高电平宽度5 ms代表二进制的“l”,高电平宽度2 ms代表二进制的“0”,IRIG-B(DC)码的示意图如图l所示。

2 系统硬件电路设计 本设计的硬件电路如图2所示,采用Altera低功耗、低成本Cyclone FPGA系列的EPlC6T144,总引脚数144.I/O引脚数98,有3种配置方式,分别为AS方式、PS方式和JTAG方式,本设计采用AS方式,当使用AS方式时,必须将FPGA EPlC6T144的MSEID和MSELl这2个引脚接到低电平,即为逻辑的00,AS方式还需与一片串行配置器件并用,本设计采用低成本的Ahera公司的EPCSlSl8,具体连接如图2所示,采用这种方式上电后可直接通过下载电缆对FPGA进行编程,使用灵活方便。在设计时注意引脚上的上拉电阻和下拉电阻必须连接上。

晶体振荡器采用10 MHz晶振,将晶振的SCLK输出引脚与EPlC6T144的CLK0输入引脚连接,检测晶振信号脉冲的上升沿并进行计数,以此计数作为时间基础。

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